Разработка генератора последовательности двоичных слов

ВВЕДЕНИЕ

В последние годы значение цифровой техники все более и более  возрастает. Причина этого заключается в значительных преимуществах цифровой техники, при создании очень сложных систем. Это достигается путем представления сигнала двумя значениями, которые могут обрабатываться логическими вентилями с сильно нелинейными передаточными характеристиками без сбоев, накопления и дальнейшего распространения искажений сигнала. Благодаря такому представлению сигналов удалось создать полупроводниковую технологию, позволяющую реализовать до 10⁸ элементов на одном кристалле. Цифровые системы имеют ряд преимуществ перед аналоговыми системами:

- При использовании цифровых  сигналов не происходит воспроизведения  их искажений, благодаря чему  появляется возможность реализации систем любой степени сложности, например, микропроцессоров. Это свойство цифровых систем определяет их превосходство и при передаче на большие расстояния.

- Цифровые системы сравнительно легко проектировать, поскольку способ их описания представляющий собой булеву алгебру — аппарат очень удобный для автоматизации. Сегодня разработка сложных цифровых систем автоматизирована посредством применения высокопроизводительных алгоритмов.

- Цифровые системы можно относительно  просто тестировать. 

Недостаток цифровых систем:

- Цифровые системы являются  более медленными системами, чем  аналоговые. Поэтому в области высоких частот доминирует аналоговая техника.

В данной работе рассматривается разработка генератора последовательности двоичных слов. Подобный генератор может использоваться для формирования микропрограмм управления технологическим процессом, для генерирования измерительной последовательности импульсов, Для образований цифровых сообщений при передаче информации по линии связи[1].

1 АНАЛИЗ ЗАДАНИЯ, ВЫЯВЛЕНИЕ ВАРИАНТОВ И ОБОСНОВАНИЕ ВЫБОРА СТРУКТУРЫ УСТРОЙСТВА

В соответствии с заданием разработке подлежит устройство, имеющее  два цифровых 5-разрядных выхода, на одном из которых последовательно  формируются заданные двоичные слова, а на втором появляется значение разности двух смежных в последовательности слов в указанных условиях.

При заданной нестабильности ±20% тактовая частота не должна выходить за пределы 1280±256 кГц.  В устройстве нужно предусмотреть контроль сбоев. При обнаружении на основном выходе незапланированного числа работу устройства следует приостановить и вычесть обнаруженное сбойное число из числа, выработанного в предшествующем такте, а также вывести разность по отдельному выходу в прямом двоичном коде без учета знака. Через 6 тактов после обнаружения сбоя устройство должно возобновить работу с исходной комбинации в том случае, если разность окажется больше 6.

Выделим основные блоки, связанные с выполнением  конкретной функции в устройстве на структурной схеме (рисунок 1).

Рисунок 1 –  Структурная схема устройства

Главным блоком разрабатываемого устройства является генератор тактовых импульсов (ГТИ), который вырабатывает синхросигналы  с заданной частотой. Не менее важным блоком является генератор двоичных чисел (кодов) (ГК), который по тактам формирует на своих выходах 5-ти разрядные двоичные числа в соответствии

с заданием. Регистр (РГ) запоминает каждую предшествующую комбинацию. Блок контроля сбоя (БКС) служит для того, чтобы в случае появления незапланированной комбинации на выходе ГК остановить работу устройства (сигнал «останов») и препятствовать записи незапланированной комбинации в РГ. Блок вычитания (БВ) в этой ситуации находит разность между числом, сформированным в предшествующем такте, которое хранится в регистре (РГ), и незапланированной комбинацией. Так как вычисления происходят в дополнительном коде, то полученную разность необходимо преобразовать в блоке преобразователя кода (ПК), для вывода ее в прямом коде без учета знака. Далее разность сравнивается в блоке сравнения с числом 6 (БС). Если разность оказывается больше, то с блока начальной установки сигнал «сброс» приходит на ГК и счетчик (СТ), и работа устройства возобновляется с исходного числа 0. Если данное условие не выполняется, то работа устройства может быть возобновлена, либо с помощью блока начальной установки (БНУ), либо вручную. Счетчик (СТ) с модулем счета М=6 служит для того чтобы при обнаружении незапланированной комбинации или поступлении сигнала «запуск» устройство пребывало в состоянии останова в течении 6 тактов после чего БНУ определяет дальнейшее состояние генератора кодов.

Работа устройства начинается с  подачей напряжения питания 5±0,25В.

2 СИНТЕЗ ФУНКЦИОНАЛЬНОЙ СХЕМЫ

Синтез схемы устройства выполняется по блокам структурной схемы. В процессе синтеза обычно формулируют некоторые критерии оптимизации, дающие основания для сравнения и выбора воплощения устройства. Обычно критериями оптимизации выступают аппаратные затраты при технической реализации, энергопотребление, устойчивость к факторам внешней среды, надёжность, стоимость, и др. Поскольку особые условия эксплуатации в задании не оговорены, то за основные критерии следует принять аппаратную сложность и энергопотребление.

2.1 Разработка генератора двоичных чисел

Основным блоком является синхронный цифровой автомат, который по тактам формирует на своих выходах двоичные числа в соответствии с заданием. Поскольку заранее нельзя определить оптимальное техническое решение, то целесообразно синтезировать и сравнить несколько вариантов функциональной схемы. Можно указать два очевидных пути построения автомата: на основе счетчика импульсов с выходной комбинационной схемой и  на основе параллельного регистра с входной комбинационной логикой.

В любом случае целью синтеза является создание комбинационной части устройства с минимальными затратами элементов. Процедура синтеза заключается, как правило, в формальном описании блока с использованием таблицы истинности, в последующей записи функций выходов в форме МДНФ.

Построим генератор двоичных чисел на основе счетчика импульсов. Структура схемы представлена на рисунке 2.

Поскольку цикл состоит из десяти тактов, то счётчик должен иметь  модуль счёта, равный 10. Из рисунка видно, что выходы счетчика Q₃…Q₀ соединены с входами комбинационной схемы (КС). КС имеет 5 выходов Х₄…Х₀, равное разрядности вырабатываемых двоичных слов. Таблица истинности выходных функций Х₄, Х₃, Х₂, Х₁, Х₀ четырех аргументов Q₃, Q₂, Q₁, Q₀   имеет вид (таблица 1).

  Таблица 1

Так как число аргументов менее шести, то наиболее просто минимизация  осуществляется с помощью Карт Карно, в которые построчно переносятся  значения функций  для каждой комбинации аргументов (рисунок 3).

Рисунок 3 –  Минимизация с помощью карт Карно

Объединения клеток дают следующие выражения  в МДНФ:

Выделенные конъюнкции можно получить с помощью одного логического  элемента, что приведёт к уменьшению числа корпусов в схеме. Построим функциональную схему генератора двоичных чисел,  используя элементы НЕ, И, ИЛИ (рисунок 4).

Рисунок 4 - Вариант  функциональной схемы генератора двоичных чисел

 на логических  элементах

Модификации этой схемы основаны на применении типовых комбинационных узлов средней интеграции: мультиплексоров, дешифраторов, ПЗУ, ПЛМ.

Рассмотрение возможных  модификаций необходимо для того, чтобы составить базу сравнения  и оптимизации структуры устройства. С этой целью рассмотрим несколько вариантов реализации комбинационной схемы.

Количество  мультиплексоров в КС должно быть равным количеству выходных функций - числу разрядов выходных слов, т.е. пяти. Каждый мультиплексор должен иметь по 4 адресных входа (по числу аргументов) и, соответственно, по 16 информационных входов, которые подключаются к шинам логических «0» или «1» согласно таблице истинности. Можно, однако, упростить устройство, используя мультиплексоры меньшей разрядности, а именно мультиплексоры с меньшим на единицу числом адресных входов. При этом аргументы Q₃, Q₂, Q₁ определяют адрес одновременно всех мультиплексоров, они не меняются для пары смежных строк таблицы истинности. В каждой паре строк определяется отношение каждой выходной функции Х₄ ...Х₀ к оставшемуся аргументу Q₀ (таблица2).

    Таблица 2

С помощью таблицы строим функциональную схему. Информационные входы мультиплексоров  с порядковыми номерами, соответствующими адресу Q₃Q₂Q₁ подключаем к одной из четырех шин: (рисунок 5).

Рисунок 5 –  Вариант функциональной схемы генератора двоичных чисел

 на основе  мультиплексоров

Построим  функциональную схему на основе дешифратора. Данный вариант не предполагает предварительной минимизации функций и реализует их в форме СДНФ. В дешифраторе любой комбинации входных аргументов соответствует возбуждение одного выхода - появление на нем логической «1». Функции образуются соответствующими элементами ИЛИ, которые собирают «1» с нужных выходов дешифратора, что дает:

Поскольку дешифратор имеет 4 входа (Q₃, Q₂, Q₁, Q₀ ), то  у него будет 16 выходов, из которых будут использованы лишь 10 (равное числу состояний генератора двоичных чисел) (рисунок 6).

Рисунок 6 –  Вариант функциональной схемы генератора двоичных чисел

на основе дешифратора

Комбинационная схема  на основе постоянного запоминающего  устройства (ПЗУ) имеет, по существу ту же логическую структуру, что и схема (рисунок 6), поскольку ПЗУ включает полный дешифратор и коммутируемую  матрицу элементов ИЛИ. Отличие состоит в том, что каждый элемент ИЛИ имеет столько входов, сколько выходов у дешифратора, а программирование заключается в прожигании ненужных связей (плавких перемычек внутри ПЗУ). Задача состоит в подборе нужной ИС ПЗУ.

Аналогично схема строится и на базе программируемой логической матрицы (ПЛМ). В отличие от варианта на ПЗУ здесь возможна предварительная минимизация функций выходов. Дешифратором служит программируемая матрица элементов И, которая имеет столько выходов, сколько требуется конъюнкций. Подбор подходящей ИС ПЛМ производится с учётом числа её входов, выходов и термов(количества возможных конъюнкций).

Используем ранее записанные МДНФ для построения функциональной схемы  генератора двоичных чисел на основе ПЛМ (рисунок 7):

Рисунок 7 –  Вариант функциональной схемы генератора двоичных чисел

на основе ПЛМ

Другим распространенным способом построения цифрового автомата является способ формального синтеза на основе отдельных триггеров, как правило синхронного типа JK или D. Для проведения такого синтеза удобно использовать промежуточную таблицу переходов триггеров, в которой указаны состояния

информационных входов, необходимые  для осуществления перехода в  момент синхронизации (таблица 3).

                                      Таблица 3

Задача синтеза состоит в  определении оптимальной логической структуры комбинационной схемы (КС), которая отвечает за подготовку совокупности логических состояний входов триггеров в текущем такте, которая определяет выходное слово в следующем такте. Количество триггеров равно разрядности двоичных чисел, т.е. пяти. Синтез выполняется с составления таблицы истинности (переключений) устройства, которая дополняется столбцами для функций возбуждения триггеров (для информационных входов J и K каждого триггера) (таблица 4).

          Таблица 4

Далее заполним карту Карно для  каждой функции J₄...J₀, K₄...K₀ и проведем минимизацию (рисунок 8).

Рисунок 8 - Минимизация функций  возбуждения JK-триггера

Получаем функции возбуждения  триггеров в МДНФ:

Функциональная схема КС представлена на рисунке 9. Работа устройства начинается с подачи тактового сигнала, и  комбинации на выходе зависят только от комбинаций, сформированных в предшествующем такте.

Рисунок 9 - Вариант функциональной схемы генератора двоичных чисел на основе JK-триггера

Совершенно так же может  быть синтезирована функциональная схема устройства на основе D-триггеров. С помощью таблицы истинности (таблица 5), которая содержит аргументы X₄…X₀, являющиеся выходами триггера и функции возбуждения D₄…D₀, заполняем карты Карно и находим МДНФ (рисунок 10).

                                              Таблица 5

Рисунок 10 - Минимизация  функций возбуждения D-триггера

Объединяя клетки в картах Карно, получаем функции:

Функциональная  схема КС представлена на рисунке 11. Работа устройства начинается с подачи тактового сигнала, и комбинации на выходе зависят только от комбинаций, сформированных в предшествующем такте.

Рисунок 11- Вариант функциональной схемы генератора двоичных чисел  на основе D-триггера

Заметим, что КС, синтезированная  для автомата на основе D-триггеров, пригодна и для варианта автомата на основе многоразрядного параллельного регистра. В этом случае КС функции возбуждения D₄…D₀ будут на входе регистра, а на выходе комбинация X_4…X₀ , соединенная обратной связью с КС[2].

2.2 Разработка блока  контроля сбоев

БКС служит в устройстве для того, чтобы при появлении незапланированной комбинации на выходе ГК остановить его работу. Составляемая функция будет истинной на незапланированных комбинациях аргументов. Заполним карту Карно и проведём минимизацию функции (рисунок 12).

Рисунок 12  - Минимизация функции  БКС

Объединение клеток дает МДНФ:

Построим функциональную схему  БКС на логических элементах И, ИЛИ, НЕ (рисунок 13).

Рисунок 13 - Функциональная схема БКС на логических элементах

Рассмотрим синтез БКС на мультиплексоре 16→1. Для этого разобьём таблицу истинности функции Y_сб на группы по паре строк и дополним её столбцом, в котором для каждой группы определим отношение между функцией и аргументом X₀. Полагая комбинации аргументов X₄ , X₃ , X₂ , X₁ значениями адресных кодов

мультиплексора, осуществим подключение  информационных входов согласно отношению Y_сб (X₀)(таблица 6).

   Таблица 6

Построим  функциональную схему БКС на мультиплексоре 16→1(рисунок 14).

Рисунок 14 - Функциональная схема БКС на мультиплексоре 16→1

Проведём синтез БКС на ПЛМ, используя  ранее полученное выражение МДНФ:

 (рисунок 15).

Рисунок 15 - Функциональная схема БКС на ПЛМ

2.3 Разработка блока вычитания

Блок вычитания (БВ) в  разрабатываемом устройстве находит  разность между числом, сформированным в предшествующем такте, которое  хранится в регистре (РГ), и незапланированной комбинацией. Вычитание заменяется сложением с отрицательным числом в дополнительном коде. Дополнительный код отрицательного числа получается поразрядной инверсией и прибавлением 1 к младшему разряду. Дополнительный код положительного числа равен его прямому коду. Схема вычитателя представлена на рисунке 16.

Рисунок 16 –  Функциональная схема блока вычитания

На входы А0…А4 поступает комбинация из регистра, который сохраняет предыдущую комбинацию. После поразрядного инвертирования незапланированной комбинации, которая поступает на входы В0…В4, происходит суммирование и прибавление 1 к младшему разряду суммы, т.е. разность выражается в дополнительном коде.

2.4 Разработка преобразователя кодов

Преобразователь кодов выводит  разность без учёта знака в  прямом коде. Так как алгоритм преобразования из дополнительного кода в прямой аналогичен алгоритму преобразования из прямого кода в дополнительный (для отрицательных чисел), то удобно схему преобразователя реализовать на базе сумматора-вычитателя. Элементы ИСКЛЮЧАЮЩЕЕ ИЛИ инвертируют или пропускают без изменения сигналы S0…S4 в зависимости от сигнала переноса С блока вычитания. То есть если полученное число из БВ с переносом (число положительное),  то инвертирования не происходит и число, складываясь с нулем, не изменяется. Если полученное число из БВ без переноса (число отрицательное), то происходит поразрядное инвертирование комбинации, после чего к ней прибавляется 1. Для преобразования переноса используется инвертор. На выходе имеем разность R0…R4 в прямом коде без учета знака. Схема преобразователя кодов представлена на рисунке 17.

Рисунок 17 – Функциональная схема преобразователя кодов

2.5 Разработка блока сравнения

Блок сравнения сравнивает полученную разность с преобразователя кодов с числом 6. Функция блока сравнения будет истинна, если значение аргумента больше 6. Заполним карту Карно и проведём минимизацию функции (рисунок 18).

Рисунок 18 –  Минимизация функции блока сравнения

Получаем МДНФ функции:

Функциональная схема на логических элементах И, ИЛИ, НЕ изображена на рисунке 19.

Рисунок 19 – Функциональная схема блока сравнения на логических элементах

С помощью полученного  ранее выражения построим функциональную схему блока сравнения на ПЛМ (рисунок 20).

Рисунок 20 – Функциональная схема блока сравнения на ПЛМ

2.6 Сравнительный анализ и выбор варианта функциональной схемы

Заключительным этапом разработки функциональной схемы является сравнение  возможных вариантов ее исполнения с целью выявления оптимального варианта. Критерием сравнения на данном этапе, когда еще нет  данных по электрическим характеристикам и потребляемой мощности, служит функциональная сложность, которая может быть оценена количеством необходимых условных корпусов ИС средней интеграции. При оценке следует исходить из ориентировочного количества элементов в одном корпусе: 6 инверторов, 4  двухвходовых логических элемента, 3 - трехвходовых, 2 - четырехвходовых, 1 - восьмивходовой, 2 триггера, 1 четырехразрядный сумматор, счетчик импульсов или регистр, 1 ПЗУ или ПЛМ. Составим таблицу (таблица 7), в которую занесем характеристику каждого блока устройства и его варианты исполнения.

Таблица 7