Оперативная память компьютера

Оглавление

Введение

Оперативная память является одним из важнейших элементов компьютера. Именно из нее процессор берет программы и исходные данные для обработки, в нее он записывает полученные результаты. Название  «оперативная» эта память получила потому, что она работает очень быстро, так что процессору практически не приходится ждать при чтении данных из памяти или записи в память.

Оперативная память  - это энергозависимая среда, в которую загружаются и в которой находятся прикладные программы и данные в момент, пока с ними работают. Когда работа закончена, информация удаляется из оперативной памяти. Если необходимо обновление соответствующих дисковых данных, они перезаписываются. Это может происходить автоматически, но часто требует команды от пользователя. При выключении компьютера вся информация из оперативной памяти теряется.

В связи с этим трудно недооценить все значение оперативной памяти. Однако до недавнего времени эта область компьютерной индустрии практически не развивалась (по сравнению с другими направлениями). Взять хотя бы видео-, аудиоподсистемы, производительность процессоров и. т. д. Усовершенствования были, но они не соответствовали темпам развития других компонентов и касались лишь таких параметров, как время выборки, был добавлен кэш непосредственно на модуль памяти, конвейерное исполнение запроса, изменен управляющий сигнал вывода данных, но технология производства оставалась прежней, исчерпавшей свой ресурс. Память становилась узким местом компьютера, а, как известно, быстродействие всей системы определяется быстродействием самого медленного ее элемента. И вот несколько лет назад волна технологического бума докатилась и до оперативной памяти. Быстрое усовершенствование оперативной памяти позволило кроме ее усовершенствования, значительно снизить цену на нее.

Хотя память значительно подешевела, модернизировать приходится ее намного чаще, чем несколько лет назад. В настоящее время новые типы памяти разрабатываются намного быстрее, и вероятность того, что в новые компьютеры нельзя будет устанавливать память нового типа, как никогда велика.

От количества установленной в компьютере оперативной памяти напрямую зависит возможность, какими программами вы сможете на нем работать. При недостаточном количестве оперативной памяти многие программы либо вовсе не будут работать, либо станут работать крайне медленно.

Часто для оперативной памяти используют обозначение RAM (Random Access Memory), то есть память с произвольным доступом. Это означает, что обращение к данным, хранящимся в оперативной памяти, не зависит от порядка их расположения в памяти. Когда говорят о памяти компьютера, обычно подразумевают оперативную память, прежде всего микросхемы памяти или модули, в которых хранятся активные программы и данные, используемые процессором.

Полупроводниковая оперативная память в настоящее время делится на статическое ОЗУ (SRAM) и динамическое ОЗУ (DRAM).

Классификация ОЗУ

Глава 1. Как работает память?

1.1      Элементная база логики.

Триггером называют элемент на транзисторах, который может находиться в одном из двух устойчивых состояний (0 и 1), а по внешнему сигналу он способен менять состояние. Таким образом, триггер может служить ячейкой памяти, хранящей один бит информации. Любой триггер можно создать из трех основных логических элементов: И, ИЛИ, НЕ. Поэтому все, что относится к элементной базе логики, относится и к триггерам. Сама же память, основанная на триггерах, называется статической (SRAM).

1.         РТЛ —резистивно-транзисторна логика. Исторически является первой элементной базой логики, работающей на ЭВМ второго поколения. Обладает большой рассеивающей мощностью (свыше 100 мВт на логический элемент). Не применялась уже в ЭВМ третьего поколения.

2.         ТТЛ, или Т2Л —транзисторно-транзисторна логика. Реализована на биполярных транзисторах. Использовалась в интегральных схемах малой и средней степени интеграции. Обладает временем задержки сигнала в логическом элементе 10— нс, а потребляемая мощность на элемент —10 мВт.

3.         ТТЛ-Шотки —это модификация ТТЛ с использованием диода Шотки. Обладает меньшим временем задержки (3 нс) и высокой рассеиваемой мощностью (20 мВт).

4.         ИИЛ, или И2Л —интегральная инжекторная логика. Это разновидность ТТЛ, базовым элементом которой являются не биполярные транзисторы одного рода (pnp или npn), а горизонтально расположенного pnp транзистора и вертикально расположенного npn транзистора. Это позволяет создать высокую плотность элементов на БИС и СБИС. При этом потребляемая мощность равна 50 мкВт на элемент и время задержки сигнала – 10 нс.

5.        
ЭСЛ —логические элементы с эмитерными связями. Эта логика также построена на биполярных транзисторах. Время задержки в них —0,5 —2 нс, потребляема мощность —25 —50 мВт.

6.         Элементы на МДП (МОП) —транзисторах. Это схемы, в которых биполярные транзисторы заменены на полевые. Время задержки таких элементов составляет от 1 до 10 нс, потребляемая мощность — от 0,1 до 1,0 мВт

7.         КМОП —логика (комплементарная логика.) В этой логике используются симметрично включенные n-МОП и p-МОП транзисторы. Потребляема мощность в статическом режиме —50 мкВт, задержка —10 —50 нс.

Как видно из этого обзора, логика на биполярных транзисторах самая быстрая, но одновременно самая дорогая и обладает высокой мощностью рассеяния . При прочих равных условиях логика на полевых транзисторах более медленная, но обладает меньшим электропотреблением и меньшей стоимостью.

1.2      Быстродействие и производительность памяти

Быстродействие памяти определяется временем выполнения операций записи и считывания данных. Основными параметрами любых элементов памяти являет­ся минимальное время доступа и длительность цикла обращения. Время досту­па (access time) определяется как задержка появления действительных данных на выходе памяти относительно начала цикла чтения. Длительность цикла опре­деляется как минимальный период следующих друг за другом обращений к па­мяти, причем циклы чтения и записи могут требовать различных затрат време­ни. В цикл обращения кроме активной фазы самого доступа входит и фаза вос­становления (возврата памяти к исходному состоянию), которая соизмерима по времени с активной фазой. Временные характеристики самих запоминающих элементов определяются их принципом действия и используемой технологией изготовления.

Производительность памяти можно характеризовать как скорость потока за­писываемых или считываемых данных и измерять в мегабайтах в секунду. Про­изводительность подсистемы памяти наравне с производительностью процессо­ра существенным образом определяет производительность компьютера. Выпол­няя определенный фрагмент программы, процессору придется, во-первых, загру­зить из памяти соответствующий программный код, а во-вторых, произвести тре­буемые обмены данными, и чем меньше времени потребуется подсистеме памя­ти на обеспечение этих операций, тем лучше.

Производительность памяти, как основной, так и кэша второго уровня, обычно характеризуют длительностью пакетных циклов чтения (Memory Burst Read Cycle). Пакетный режим обращения является основным для процессоров, использующих кэш (486 и выше); циклы чтения выполняются гораздо чаще, чем циклы записи (хотя бы потому, что процессору приходится все время считывать инструкции из памяти). Эта длительность выражается в числе тактов системной шины, требуемых для передачи очередной порции данных в пакете. Обозначение вида 5-3-3-3 для диаграммы пакетного цикла чтения соответствует пяти тактам на считывание первого элемента в цикле и трем тактам на считывание каждого из трех последующих элементов. Первое число характеризует латентность (latency) памяти — время ожидания данных, последующие — скорость передачи. При этом, конечно же, оговаривается и частота системной шины. По нынешним меркам хо­рошим результатом является цикл 5-1-1-1 для частоты шины 100 или 133 МГц. Однако для процессоров Pentium 4, у которых за каждый такт синхронизации си­стемной шины передается по четыре 64-битных слова данных, возможно, будет иной способ выражения производительности памяти.

Производительность подсистемы памяти зависит от типа и быстродействия применяемых запоминающих элементов, разрядности шины памяти и некото­рых «хитростей» архитектуры.

Разрядность шины памяти — это количество байт (или бит), с которыми опе­рация чтения или записи может быть выполнена одновременно. Разрядность ос­новной памяти обычно согласуется с разрядностью внешней шины процессора (1 байт - для 8088; 2 байта - для 8086, 80286, 3865Х; 4 байта - для 386DХ, 486; 8 байт — для Pentium и выше). Вполне очевидно, что при одинаковом быст­родействии микросхем или модулей памяти производительность блока с боль­шей разрядностью будет выше, чем у малоразрядного. Именно с целью повыше­ния производительности у 32-битных (по внутренним регистрам) процессоров Реntium и выше внешняя шина, связывающая процессор с памятью, имеет раз­рядность 64 бита. Желание производителей процессоров и системных плат сэко­номить на разрядности памяти всегда приводит к снижению производительнос­ти: компьютеры на процессорах с полноразрядной шиной (8086, 386DХ) более чем на 50 % обгоняют своих «младших братьев» (8088, 3865Х) при одинаковой тактовой частоте. Одно время выпускались чипсеты, работающие с 32-битной памятью даже для Pentium, но эффективность подобной экономии сомнительна.

Банком памяти называют комплект микросхем или модулей (а также их по­садочных мест — «кроваток» для микросхем, слотов для SIММ или DIMM), обес­печивающий требуемую для данной системы разрядность хранимых данных. Ра­ботоспособным может быть только полностью заполненный банк. Внутри одно­го банка практически всегда должны применяться одинаковые (по типу и объе­му) элементы памяти.

В компьютерах на 486-х процессорах банком является один SIMM-72 или чет­верка SIMM-30. В компьютерах на процессорах 5-6 (а для АМD и 7-го) поколе­ний банком может быть пара SIMM-72 или один модуль DIMM или RIММ (эти модули могут содержать и несколько банков). На платы с чипсетом i850 для процессора Pentium 4 требуется установка пар RIMM (чтобы обеспе­чить производительность памяти, достойную новой микроархитектуры).

Если устанавливаемый объем памяти набирается несколькими банками, по­является резерв повышения производительности за счет чередования банков (bank interleaving). Идея чередования заключается в том, что смежные блоки данных (разрядность такого блока данных соответствует разрядности банка) располага­ются поочередно в разных банках. Тогда при весьма вероятном последователь­ном обращении к данным банки будут работать поочередно, причем активная фаза обращения к одному банку может выполняться во время фазы восстанов­ления другого банка, то есть применительно к обоим банкам не будет простоя во время фазы восстановления. Частота передачи данных в системе с чередованием двух банков может быть удвоенной по отношению к максимальной частоте paботы отдельного банка. Для реализации чередования чипсет должен обеспечивать возможность перекоммутации адресных линий памяти в зависимости от установленного количества банков и иметь для них (банков) раздельные линии управляющих сигналов. Чем больше банков участвуют в чередовании, тем выше (теоретически) предельная производительность. Чаще всего используется чередование двух или трех банков (two way interleaving, three way interleaving). В чередовании может участвовать и большее число банков. Из разбиения на мелкие банки можно извлечь и другую выгоду. Поскольку современные процессоры; способны параллельно выставлять несколько запросов на транзакции с памятью, скрытые фазы обработки запросов, обусловленные необходимым временем доступа, относящихся к разным банкам, могут выполняться одновременно.     

Глава 2. Чипы памяти.

2.1      Память типа DRAM

Динамическая оперативная память ( Dynamic RAM – DRAM) используется в большинстве систем оперативной памяти персональных компьютеров. Основное преимущество этого типа памяти состоит в том, что ее ячейки упакованы очень плотно, т.е. в небольшую микросхему можно упаковать много битов, а значит, на их основе можно построить память большей емкости.

Ячейки памяти в микросхеме DRAM – это крошечные конденсаторы, которые удерживают заряды. Проблемы, связанные с памятью этого типа, вызваны тем, что она динамическая, т.е. должна постоянно регенерироваться, так как в противном случае электрические заряды в конденсаторах памяти будут  “стекать”, и данные будут потеряны. Регенерация в микросхеме происходит одновременно по всей строке матрицы при обращении к любой из ее ячеек. Максимальный период обращения к каж­дой строке TRF (refresh time) для гарантированного сохранения информации у современной памяти лежит в пределах 8-64 мс. В зависимости от объема и орга­низации матрицы для однократной регенерации всего объема требуется 512, 1024, 2048 или 4096 циклов обращений. При распределенной регенерации (distributed refresh) одиночные циклы регенерации выполняются равномерно с пе­риодом tRF, который для стандартной памяти принимается равным 15,6 мкс. Период этих циклов называют «refresh rate», хотя такое название боль­ше подошло бы к обратной величине — частоте циклов f=l/tRF. Для памяти с расширенной регенерацией (extended refresh) допустим период циклов до 125 мкс. Возможен также и вариант пакетной регенерации (burst refresh), когда все цик­лы регенерации собираются в пакет, во время которого обращение к памяти по чтению и записи блокируется. При количестве циклов 1024 эти паке­ты будут периодически занимать шину памяти примерно на 130 мкс, что далеко не всегда допустимо. По этой причине, как правило, выполняется распределен­ная регенерация, хотя возможен и промежуточный вариант — пакетами по не­сколько циклов.

Некоторые системы позволяют изменить параметры регенерации с помощью программы установки параметров CMOS, но увеличение времени между циклами регенерации может привести к тому, что в некоторых ячейках памяти заряд  “стечет”, а это вызовет сбой памяти. В большинстве случаев надежнее придерживаться рекомендуемой или заданной по умолчанию частоты регенерации.

В устройствах DRAM для хранения одного бита используется только транзистор и конденсатор, поэтому они более вместительны, чем микросхемы других типов памяти. Транзистор для каждого однозарядного регистра DRAM использует для чтения состояния смежного конденсатора. Если конденсатор заряжен, в ячейке записана 1; если заряда нет – записан 0. Заряды в крошечных конденсаторах все время стекают, вот почему память должна постоянно регенерироваться. Даже мгновенное прерывание подачи питания или какой-нибудь сбой в циклах регенерации приведет к потере заряда в ячейке DRAM, а следовательно, к потере данных.

Каждая ячейка способна хранить только один бит. Если конденсатор ячейки заряжен, то это означает, что бит включен, если разряжен – выключен. Если необходимо запомнить один байт данных, то понадобится 8 ячеек (1 байт = 8 битам). Ячейки расположены в матрицах и каждая из них имеет свой адрес, состоящий из номера строки и номера столбца.

Теперь рассмотрим, как происходит чтение. Сначала на все входы подается сигнал RAS (Row Address Strobe) – это адрес строки. После этого, все данные из этой строки записываются в буфер. Затем на регистр подается сигнал CAS (Column Address Strobe) – это сигнал столбца и происходит выбор бита с соответствующим адресом. Этот бит и подается на выход. Но во время считывания данные в ячейках считанной строки разрушаются и их необходимо перезаписать, взяв из буфера.

Теперь запись. Подается сигнал WR (Write) и информация поступает на шину столбца не из регистра, а с информационного входа памяти через коммутатор, определенный адресом столбца. Таким образом, прохождение данных при записи определяется комбинацией сигналов адреса столбца и строки и разрешения записи данных в память. При записи данные из регистра строки на выход не поступают.

Следует учесть то, что матрицы с ячейками расположены вот таким вот образом:

Это означает, что за один раз будет считан не один бит, а несколько. Если параллельно расположено 8 матриц, то сразу считан будет один байт. Это называется разрядностью. Количество линий, по которым будут передаваться данные от (или на) параллельных матриц, определяется разрядностью шины ввода/вывода микросхемы.

Важнейшей характеристикой DRAM является быстродействие, а проще говоря, продолжительность цикла + время задержки + время доступа, где продолжительность цикла – время, затраченное на передачу данных, время задержки – начальная установка адреса строки и столбца, а время доступа – время поиска самой ячейки. Измеряется в наносекундах.

Сейчас уже не актуально использовать 66-МГц шины памяти. Разработчики DRAM нашли возможность преодолеть этот рубеж и извлекли некоторые дополнительные преимущества путем осуществления синхронного интерфейса.

С асинхронным интерфейсом процессор должен ожидать, пока DRAM закончит выполнение своих внутренних операций, которые обычно занимают около 60 нс. С синхронным управлением DRAM происходит защелкивание информации от процессора под управлением системных часов. Триггеры запоминают адреса, сигналы управления и данных, что позволяет процессору выполнять другие задачи. После определенного количества циклов данные становятся доступны, и процессор может считывать их с выходных линий.

Другое преимущество синхронного интерфейса заключается в том, что системные часы задают только временные границы, необходимые DRAM. Это исключает необходимость наличия множества стробирующих импульсов. В результате упрощается ввод, т. к. контрольные сигналы адреса данных могут быть сохранены без участия процессора и временных задержек. Подобные преимущества также реализованы и в операциях вывода.

2.1.1        FPM

FPM (Fast Page Mode) DRAM — Динамическое ОЗУ, работающее в режиме ускоренного страничного обмена

Тип динамической памяти с произвольным доступом, которая обеспечивает более высокую производительность, чем обычное динамическое ОЗУ.

Двоичные разряды хранятся в ячейках памяти, организованных в виде матрицы, состоящей из строк и столбцов. Подобно всем остальным видам динамического ОЗУ, у ИС памяти данного типа имеется лишь половина всех выводов, необходимых для указания адреса чтения или записи данных. При этом цикл памяти начинается с указания в первую очередь адреса строки, для чего требуется половина разрядов адреса, а затем и адреса столбца данных, который составляет другую половину адреса. Затем выполняется чтение или запись данных.

Режим ускоренного страничного обмена позволяет адресовать следующий столбец, который соответствует следующему по порядку адресу памяти, без повторного указания строки. Это дает возможность сократить время доступа к нескольким следующим по порядку ячейкам памяти при условии, что при этом еще не достигнут конец строки, увеличивая тем самым производительность.

Время цикла памяти FPM DRAM составляет 50нс, что позволяет поддерживать доступ к памяти с частотой 30 миллионов раз в секунду или 30 МГц. Этого вполне достаточно для шины памяти с тактовой частотой 60 или 66 МГц, типичной для процессора Pentium. Следовательно, для доступа к памяти требуется не один цикл памяти, причем это делается в пакетном режиме, поэтому адреса памяти отнюдь не обязательно указывать при каждом доступе. Это возможно потому, что доступ к памяти обычно осуществляется в виде обращения к расположенным по порядку ячейкам памяти, а если это не так, то дополнительный доступ к памяти не используется либо данные игнорируются. Доступ к памяти в пакетном режиме обычно обозначается формулой 6-3-3-3, которая означает, что для первого обращения к памяти требуется 6 тактовых циклов, поскольку при этом необходимо полностью указать адрес, а для каждого из трех последующих обращений требуется лишь 3 тактовых цикла. Как правило, тактовые циклы выполняются с быстродействием шины памяти процессора. Зачастую это соответствует тактовой частоте 60 или 66 МГц при внутренней тактовой частоте процессора соответственно 120 или 133 МГц.

Рис. 2.1.1.1 Временная диаграмма FPM режима

В этом способе при считывании данных со строки памяти сигнал RAS удерживается, пока все столбцы не считаются.

Сигнал CAS снимается и выставляется каждый раз после установки очередного адреса столбца С2, С3, С4, при этом после очередной установки сигнала CAS данные появляются на выходе, в этом сокращение времени достигается за счёт того, что сигнал RAS выставляется один раз в начале страницы, а столбцы выбираются сигналом RAS. Этот режим даёт выигрыш лишь при страничной организации.

Память FPM была распространена в ПК в 1995 году. Более быстродействующим типом памяти является динамическое ОЗУ EDO DRAM.

2.1.2        EDO 

Начиная с 1995 года, в компьютерах на основе Pentium используется новый тип оперативной памяти – EDO ( Extended Data Out). Это усовершенствованный тип памяти FPM; его иногда называют Hyper Page Mode. Память типа EDO была разработана и запатентована фирмой  Micron Tehnology. Память EDO собирается из специально изготовленных микросхем, которые учитывают перекрытие синхронизации между очередными операциями доступа. 

Не смотря на небольшие конструктивные различия, и FPM, и EDO RAM делаются по одной и той же технологии, поэтому скорость работы должна быть одна и та же. Действительно, и FPM, и EDO RAM имеют одинаковое время считывания первой ячейки — 60 —70 нс. Однако в EDO RAM применен метод считывания последовательных ячеек. При обращении к EDO RAM активизируется не только первая, но и последующие ячейки в цепочке. Поэтому, имея то же время при обращении к одной ячейке, EDO RAM обращается к следующим ячейкам в цепочке значительно быстрее. Поскольку обращение к последовательно следующим друг за другом областям памяти происходит чаще, чем к ее различным участкам (если отсутствует фрагментация памяти), то выигрыш в суммарной скорости обращения к памяти значителен.

Регистр прозрачен для данных, когда сигнал CAS находится в рабочем состоянии (низком уровне).

Выходные данные защёлкиваются подъёмом сигнала CAS и удерживаются.

Стандартное Z-состояние обеспечивается либо снятием сигнала OE (CS), либо одновременным снятием сигналов RAS и CAS, либо сигналом WE, при наличии RAS и CAS.

Наличие выходного буфера позволяет укорачивать цикл CAS и уменьшать время доступа в пределах страницы.

Рис 2.1.2.2 2  Диаграмма работы памяти EDO

В отличие от стандартного режима снятие сигнала CAS может осуществляться даже раньше, чем появляются действительные данные на выходе, это соответствует:  Т1 0.

За счёт защёлкивания данных в выходном регистре и удерживаются до очередного установления сигнала CAS и удерживаются до очередного Т2. Это позволяет сократить цикл CAS и, соответственно, уменьшить время доступа.

В EDO в страничном режиме быстродействие увеличивается на 40%. В межстраничном режиме время доступа обычное.

Использование памяти EDO, вместо стандартной, может вызывать конфликт, обусловленный тем, что выход в пределах страничного режима не удерживается в Z-состоянии.

Для согласования со стандартным режимом может использоваться сигнал WE.

В режиме считывания сигнал WE переводит буфер в Z-состояние так же, как сигналы RAS и CAS.

Режим использования сигнала OE практически не используется.

Рис 2.1.2.2  Диаграмма работы памяти EDO с использованием режима WE

Для обеспечения стандартного режима, при смене адреса столбцов временно устанавливается сигнал WE, который переводит выход Data в Z-состояние (стрелка-1).

После снятия сигнала WE выход переходит опять в нормальное состояние, после считывания всей страницы сигналы CAS и RAS снимаются и выходы переходят в Z-состояние (стрелки 2 и 3).

Однако даже для EDO RAM существует предел частоты, на которой она может работать. Несмотря ни на какие ухищрения, модули SIMM не могут работать на частоте локальной шины PCI, превышающей 66 МГц.

2.1.3        BEDO

Двукратное увеличение производительности было достигнуто в BEDO DRAM (Burst EDO). Добавив в микросхему генератор номера столбца, конструкторы ликвидировали задержку CAS Delay, сократив время цикла до 15 нс. После обращения к произвольной ячейке микросхема BEDO автоматически, без указаний со стороны контроллера, увеличивает номер столбца на единицу, не требуя его явной передачи. По причине ограниченной разрядности адресного счетчика (конструкторы отвели под него всего лишь два бита) максимальная длина пакета не могла превышать четырех ячеек (22=4).

Рис.  2.1.3.1 Диаграмма работы памяти BEDO

Независимо от порядка обращения к данным, BEDO всегда работает на максимально возможной скорости и для частоты 66 Мгц ее формула выглядит так: 5-1-1-1, что на ~40% быстрее EDO-DRAM!